Процессоры кэш L1, L2 и L3 все сделаны из SRAM?

В общем все они выполнены с SRAM.

(чипы IBM POWER и zArchitecture используют память DRAM для L3. Это вызвано врезанным драхмой потому что оно снабжено в таком же типе технологического прочесса как логика, позволяющ быстрой логике быть интегрированным в такой же обломок как драхма. Для POWER4 используется микросхема L3 eDRAM; POWER7 имеет L3 на том же чипе, что и процессорные ядра.)

хотя они используют SRAM, они не все используют же SRAM и дизайн. SRAM для L2 и L3 оптимизированы для в размере (увеличить емкость, Котор дали лимитированный manufacturable размер обломока или уменьшить цену, котор дали емкости) пока SRAM для L1 более правоподобн быть оптимизированным для скорости.

что более важно, время доступа связано с физическим размером хранилища. С двумерной компоновкой можно ожидать, что задержка физического доступа будет примерно пропорционально квадратному корню мощность. (Неоднородная архитектура кэша использует это для предоставления подмножества кэша с меньшей задержкой. Срезы L3 последних процессоров Intel имеют аналогичный эффект; попадание в локальный срез имеет значительно меньшую задержку.) Этот эффект может сделать кэш DRAM быстрее, чем кэш SRAM при высокой емкости, поскольку DRAM физически меньше.

другой фактор что большинств тайники L2 и L3 используют серийный доступ бирок и данных где большинств L1 тайники достигают бирок и данных параллельно. Это оптимизация мощности (пропускная способность L2 выше, чем пропускная способность L1, поэтому доступ к данным, скорее всего, будет потрачен впустую; доступ к данным L2 обычно требует больше энергии-связанной с емкостью -; и кэши L2 обычно имеют более высокую ассоциативность, что означает, что больше записей данных придется читать спекулятивно). Очевидно, что ожидание сопоставления тегов перед доступом к данным увеличит время, необходимое для извлечения данных. (Доступ L2 также обычно начинается только после промаха L1 подтверждено, поэтому задержка обнаружения промаха L1 добавляется к в общей сумме задержка доступа L2.)

кроме того, кэш уровня L2 физически более удален от механизма выполнения. Размещение кэша данных L1 близко к механизму выполнения (так, чтобы распространенный случай попадания L1 был быстрым) обычно означает, что L2 должен быть размещен дальше.